ID Artikel: 000079854 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 23/11/2014

Peringatan: Port "datab" pada instantiasi entitas "lpm_add_sub_component" terhubung ke sinyal lebar 32. Lebar formal sinyal dalam modul adalah 16. Bit tambahan akan diabaikan.

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda akan melihat peringatan ini, mungkin beberapa kali, ketika Anda membuat model simulasi untuk Intel® FPGA IP NCO II. Anda mungkin juga melihat pesan peringatan berikut:

    Peringatan: Peringatan HDL atau VHDL Verilog di nco_altera_nco_ii_140_riojqbq.v(91): objek "select_s" menetapkan nilai tetapi tidak pernah dibaca

    Resolusi

    Peringatan ini dapat diabaikan dengan aman, tidak akan menyebabkan masalah simulasi dan tidak memengaruhi model sintesis.

    Produk Terkait

    Artikel ini berlaku untuk 18 produk

    Cyclone® V SX SoC FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Intel® Arria® 10 GT FPGA
    Arria® V GT FPGA
    Intel® Arria® 10 GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Intel® Arria® 10 SX SoC FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.