Apa kriteria awal penerapan DDR3 SDRAM Controller dengan desain UniPHY pada 533 MHz dalam HardCopy IV GX?

Pengenalan

Jika DDR3 SDRAM Controller Anda dengan desain UniPHY pada 533 MHz memenuhi kriteria dasar yang tercantum di bawah ini dan Anda telah melakukan beberapa analisis awal dari desain yang dikompilasi yang diinisiasi dengan konfigurasi antarmuka memori yang diinginkan, Anda harus memberi tahu FAE lokal Anda dan meminta komunikasi lebih lanjut dengan tim Pemasaran Teknis HardCopy dan HardCopy Design Center (HCDC) tentang peluang desain. HCDC akan meminta analisis lebih lanjut tentang desain dan berpotensi perlu melakukan tempat uji coba dan rute desain dalam alur desain ASIC HCDC untuk mengonfirmasi penutupan waktu dapat dicapai pada desain yang diberikan sebelum penerimaan apa pun dari desain untuk migrasi HardCopy (milestone DR2) akan dilakukan.

Latar belakang

Perangkat lunak Quartus® II versi 10.1 dari Megafungsi UniPHY DDR3 telah divalidasi oleh Pusat Desain HardCopy melalui rute uji coba, meskipun tidak ada tape-out fisik dari desain pengujian yang dilakukan.

Desain dilakukan menggunakan perangkat lunak Quartus II versi 10.1 Build 145, dan dibangun menggunakan antarmuka kontroler memori tunggal yang dikonfigurasi untuk antarmuka DDR3 533 MHz DDR3 533 MHz peringkat tunggal yang semuanya terkandung di satu tepi I/O perangkat, menggunakan HC4GX35FF1152 pada kondisi operasi komersial (0C dan Suhu Junction 85C). Penutupan waktu dicapai untuk kasus pengujian yang diberikan di semua sudut PVT yang dianalisis, tetapi dengan sedikit kelambatan positif yang tersisa (<20ps margin pengaturan positif). Karena margin sangat terbatas, sangat mungkin beberapa implementasi yang dibangun menggunakan prototipe FPGA dapat berfungsi untuk FPGA dalam pengujian sistem, tetapi mungkin memiliki masalah jika dimigrasikan ke perangkat HardCopy® dan tidak terbukti memenuhi semua persyaratan waktu dalam analisis waktu statis. Terdapat perbedaan fisik dan perbedaan implementasi yang melekat antara FPGA dan perangkat HardCopy yang mencegah hasil pengaturan waktu menjadi identik antara kedua perangkat.

Pengaturan desain menggunakan parameter board bawaan dan laju miring yang disediakan dalam Megafungsi UniPHY seperti yang ditunjukkan pada file dut_timing.tcl yang dihasilkan oleh IP Megawizard.

Karena setiap sistem yang dirancang unik, penting bagi Anda untuk membandingkan pengaturan ini dengan lingkungan sistem Anda untuk melihat apakah desain Anda sebanding dengan pengaturan ini atau tidak. Beberapa detail implementasi akan berbeda dan dapat membantu atau menghalangi hasil kenduran waktu. Misalnya, memperburuk kecepatan pencurian pada I/O akan membahayakan margin waktu penangkapan tulis DQ/DQS, tetapi jalur board yang lebih ketat miring dalam grup DQ/DQS akan membantu margin waktu.

Kriteria Desain

Persyaratan dasar untuk desain HardCopy IV GX menggunakan 533 MHz DDR3 SDRAM Controller dengan UniPHY:

· Hanya gunakan IP DDR3 UniPHY yang dirilis dengan perangkat lunak Quartus II versi 10.1 atau yang lebih baru. IP Altmemphy tidak akan mencapai 533 MHz dalam perangkat Hardcopy IV GX.

· Gunakan perangkat HardCopy IV GX dengan paket FF saja, paket LF atau WF tidak akan mencapai 533 MHz; Pilihan pendamping FPGA Anda terbuka tergantung pada kebutuhan densitas Anda.

· Implementasi peringkat tunggal didukung, implementasi multi-rank akan memiliki batas performa yang berkurang dan tidak akan mencapai 533 MHz karena peningkatan pemuatan parasit per pin pada perangkat HardCopy dan FPGA serta batasan di deskew.

· Kondisi operasi komersial harus ditentukan dalam pengaturan proyek (0C dan 85C untuk suhu persimpangan min/maks). Perangkat Hardcopy IV GX tidak akan mencapai penutupan waktu untuk antarmuka DDR3 533 MHz untuk kondisi operasi Industri.

· I/O wraparound tidak dijamin berfungsi untuk DDR3 pada 533 MHz pada perangkat Hardcopy IV GX. Berisi seluruh lokasi I/O antarmuka memori DDR3 di tepi mati yang sama menggunakan informasi Pin Planner dan bank I/O. Semua alamat dan pin perintah serta pin DQ/DQS/DM serta input clock referensi untuk PLL yang digunakan dalam Megafungsi DDR3.

· Jangan drive clock referensi ke PLL melalui jalur internal sebelum pin inclk referensi PLL. Ini termasuk clock referensi yang masuk pada pin I/O edge yang berbeda dan perutean melalui sumber daya Global Clock ke tempat lokasi PLL DDR3 IP instantiated berada. Gunakan pin input clock utama yang berdekatan dengan lokasi PLL untuk memberikan clock referensi Anda ke PLL. Jangan cascade PLL reference clock.

· Sesuaikan semaksi mungkin dengan pengaturan waktu bawaan dan penundaan jalur board yang ditemukan di DDR3 IP Megawizard saat membangun desain antarmuka memori Anda. Simpangan apa pun di luar nilai yang ditentukan dapat mencegah keberhasilan penutupan waktu antarmuka memori.

· Desain untuk memiliki kontrol bersama dan menyinkronkan sinyal reset kontroler IP DDR3 dan logika jalur data. Mendesain sedemikian rupa sehingga dapat secara tidak sinkron menegaskan reset ke semua area, tetapi secara sinkron menghapus reset dalam domain clock lokal untuk memastikan pemulihan dan penghapusan reset yang tepat.

· Gunakan alat simulasi untuk mengekstrak data laju penghapusan kasus terburuk pada antarmuka I/O memori dan memberikan informasi tersebut dalam Megawizard IP DDR3 untuk meningkatkan akurasi waktu dan margin waktu. Jika alat simulasi tidak tersedia, gunakan Advanced I/O Timing (AIOT) Board Model Planner yang ditemukan di Perencana Pin perangkat lunak Quartus II untuk memodelkan lingkungan pelacakan board Anda dan setelah kompilasi desain, ekstrak data laju miring yang dilaporkan kasus terburuk dari laporan TimeQuest STA dari bagian "Metrik Integritas Sinyal" dari <revisi berkas >.sta.rpt. Gunakan informasi kecepatan yang menyeluruh sebagai pengganti data yang diperoleh dari simulasi di DDR3 IP Megawizard, kemudian lepas pemodelan board AIOT dari desain Anda untuk pin antarmuka I/O DDR sehingga parasit board tidak dihitung dua kali dalam analisis, karena batasan waktu megawizard DDR3 IP dan analisis kalibrasi akan memperhitungkan efek board jika parameter dimasukkan ke Dalam Megawizard dengan benar.

· Buat kontrol yang dapat diakses pengguna ke desain Anda untuk port antarmuka debug dan port konfigurasi ulang DLL/PLL yang tersedia di Megawizard IP DDR3 saat kotak centang "Kompatibilitas HardCopy" diaktifkan dalam pengaturan Megawizard.