ID Artikel: 000080053 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/05/2016

Mengapa saya melihat galat underflow saat menerima frame Jumbo pada Contoh Desain Ethernet 10G MAC Latensi Rendah?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan contoh desain, varian desain berikut akan melihat galat aliran bawah saat diuji dengan paket yang panjangnya lebih dari 4100 byte:

    1) Contoh Desain Ethernet 10M/100M/1G/10G
    2) Contoh Desain Ethernet 1G/10G

    Galat ini disebabkan oleh ukuran buffer FIFO eksternal antara MAC dan kontroler lalu lintas. Ukurannya, 8 x 512 byte, terlalu kecil, menyebabkan sinyal valid Avalon-ST tidak tegas selama transmisi frame.

    Dampak
    ----------
    Pengguna akan mengamati paket yang rusak dan galat CRC yang dilaporkan oleh monitor paket.

    Resolusi Untuk mengatasi masalah ini, tingkatkan kedalaman instans FIFO, altera_eth_fifo_tx, dan altera_eth_fifo_rx eksternal, dengan mengubah nilai parameter DC_FIFO_DEPTH &SC_FIFO_DEPTH dari 512 hingga 2048 di rtl/altera_eth_channel.sv.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.