Saat Anda mengkompilasi pengontrol DDR3 SDRAM berbasis UniPHY, Anda mungkin mendapatkan peringatan di atas antara pll_ref_clk dan pll_afi_clk/pll_write_clk.
Peringatan ini disebabkan oleh rasio non-integer antara frekuensi clock referensi PLL dan frekuensi operasi, yang memaksa waktu tepi peluncuran dan kait di luar rentang nilai waktu yang diizinkan.
Peringatan itu dapat diabaikan dengan aman. Jika Anda ingin menghindari peringatan, Anda dapat mencoba salah satu dari dua solusi ini.
Solusi 1: Tambahkan batasan "set_false_path" antara pll_ref_clk dan pll_afi_clk/pll_write_clk karena tidak ada jalur waktu antara pll_ref_clk dan jam output PLL.
Solusi 2: Ubah frekuensi clock referensi PLL untuk mendapatkan rasio integer antara frekuensi clock referensi PLL dan frekuensi operasi.