ID Artikel: 000080366 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/03/2021

Mengapa Ethernet 100G Latensi Rendah Intel® Stratix® 10 FPGA inti IP gagal disimulasikan menggunakan Cadence* NCSim dan Xcelium ketika RS-FEC diaktifkan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah dengan Low Latency 100G Ethernet Intel® Stratix® 10 FPGA inti IP dalam mode RS-FEC, simulasi akan gagal pada Cadence* NCSim dan Xcelium.

    Kesalahan yang mirip dengan yang ditunjukkan di bawah ini akan terlihat:

    ncsim: *F,NOSNAP: Snapshot 'basic_avl_tb_top' tidak ada di pustaka.

    Resolusi

    Untuk mengatasi masalah ini, gunakan Synopsys* VCSMX atau nonaktifkan RS-FEC.

    Masalah ini tidak dijadwalkan untuk diperbaiki dalam rilis Intel® Quartus® Prime Software di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.