ID Artikel: 000080386 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 16/08/2017

Kesalahan (19169): Transfer antara pinggiran dan DSP atau RAM akan membuat transfer waktu menjadi tidak mungkin.

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Kesalahan ini diperkirakan terjadi pada Intel® Stratix® 10. Ini karena perangkat Intel® Stratix®10 hanya mendukung transfer ke dan dari pinggiran menggunakan inti Flip-Flop (FF) dan look-up table (LUT).

Resolusi

Solusinya adalah menambahkan FF atau LUT di antara pinggiran.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 FPGA dan SoC FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.