Sangat penting untuk menerapkan batasan waktu pada perlintasan domain clock multibit Anda, jika bus ini memiliki batasan set_false_path maka sate di bus dapat lebih dari 1 periode clock yang dapat menyebabkan kesalahan fungsional.
Persyaratan pertama adalah Anda tidak memiliki batasan set_false_path antara kedua domain clock, jika Anda tidak ingin jalur di antaranya dianalisis untuk pengaturan dan penahanan, maka Anda dapat menggunakan set_clock_groups yang memiliki presensi lebih rendah.
Selanjutnya, batasi jalur dengan set_net_delay untuk membuatnya sesingkat mungkin dan dengan set_max_skew. Set_max_skew tidak membatasi kesangsian tetapi Anda dapat menganalisis terhadap batasan ini pada Penganalisis Waktu.
Batasan untuk persilangan domain clock antara data_a di domain clock clk_a dan data_b domain clock clk_b mungkin terlihat seperti ini.
create_clock -name clk_a -periode 4,000 [get_ports {clk_a}]
create_clock -name clk_b -periode 4,500 [get_ports {clk_b}]
set_clock_groups -asynchronous -group [get_clocks {clk_a}] -group [get_clocks {clk_b}]
set_net_delay -dari [get_registers {data_a[*]}] -hingga [get_registers {data_b[*]}] -max -get_value_from_clock_period dst_clock_period -value_multiplier 0,8
set_max_skew -dari [get_keepers {data_a[*]}] -ke [get_keepers {data_b[*]}] -get_skew_value_from_clock_period min_clock_period -skew_value_multiplier 0,8
Persyaratan miring yang sebenarnya akan tergantung pada desain Anda dan bagaimana Anda telah menangani persimpangan domain clock.
Terakhir, periksa waktu perlintasan domain clock Anda dengan menjalankan Ringkasan Report Max Skew dan Laporkan Ringkasan Keterlambatan Net di Timing Analyzer.