Karena masalah di AN830: Intel® FPGA Desain Referensi Chip Ethernet Triple-Speed dan On-Board PHY yang dihasilkan menggunakan Perangkat Lunak Intel® Quartus® Prime Edisi Pro versi 17.1, Intel® FPGA inti IP Ethernet Kecepatan Tiga Kali lipat gagal melakukan negosiasi otomatis dengan mitra tautan pada 10 Mbps dan 100 Mbps.
Hal ini karena Intel® Stratix® Chip Kit Pengembangan Integritas Sinyal 10 GX di board chip Marvell* 88E111 PHY tidak dikonfigurasi untuk mengiklankan kecepatan 10 Mbps dan 100 Mbps dengan benar selama negosiasi otomatis dengan mitra tautan.
Untuk menghindari galat ini, skrip tse_marvel_phy.tcl yang terletak di /sc_tcl desain referensi perlu diubah dengan perubahan desain berikut.
Sertakan baris berikut dalam kondisi { } bawaan pada baris 131 skrip tse_marvel_phy.tcl :
jika { $PHY_COPPER_DUPLEX == 1} {
set quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x0140}];
menempatkan "Iklankan PHY 100BASE-TX & 10BASE-TX Full Duplex";
} lain {
set quad_phy_register_value_temp [expr {$quad_phy_register_value_temp | 0x00A0}];
menempatkan "Iklankan PHY 100BASE-TX & 10BASE-TX Half Duplex";
}
Masalah ini dijadwalkan akan diperbaiki dalam rilis AN 830: Intel® FPGA Desain Referensi Chip PHY dan Ethernet Kecepatan Tiga Kali Lipat.