ID Artikel: 000080439 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/09/2019

Mengapa altera_syncram saya mengeluarkan "X" alih-alih data yang valid dalam simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada perangkat lunak Intel® Quartus® Prime Edisi Pro, Anda mungkin melihat keluaran "X" alih-alih data yang valid selama simulasi. Masalah ini terjadi ketika kondisi berikut ini benar:

    • RAM dikonfigurasi dengan jam baca dan tulis yang berbeda
    • RAM dikonfigurasi dalam mode dua port
    • RAM dikonfigurasi dengan read_during_write_mixed_ports diatur ke dont_care
    • Alamat tulis (address_a) dan alamat baca (address_b) dipicu pada siklus clock saat ini
    • Sinyal pengaktifan tulis (wren_a) rusak dalam siklus clock sebelumnya (selama clock edge positif)
    Resolusi

    Untuk mengatasi masalah ini, jangan memicu sinyal kontrol apa pun pada clock edge positif.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

     

     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.