Karena masalah di Intel® Quartus® Prime Software versi 18.1 Update 1 dan sebelumnya, Anda mungkin melihat pesan Peringatan untuk komponen tidak terikat 'MY_UART_TESTIP_RS232_0' dalam berkas log simulator saat menjalankan simulasi untuk IP RS232 UART dengan file simulasi yang dihasilkan dalam VHDL. Hal ini disebabkan oleh hilangnya beberapa berkas IP untuk simulasi.
Untuk mengatasi masalah ini, pilih Verilog sembari menghasilkan berkas simulasi IP RS232 UART di Platform Designer.