Karena masalah di perangkat lunak Intel® Quartus® Prime edisi Pro versi 20.1 dan 20.2, Anda mungkin melihat galat internal ini selama tahap yang lebih bugar. Masalah ini hanya terjadi pada desain yang menargetkan eSRAM Intel® Stratix® 10 FPGA IP.
Untuk mengatasi masalah ini, lakukan tindakan berikut
1. buka /esram_1914/synth/_1914_<>.sv
2. temukan sinyal c0_sd_n_0_reg dan lepaskan altera_attribute sebagai berikut.
(sebelumnya) (* altera_attribute = sintesis logika "-name FORCE_HYPER_REGISTER_FOR_UIB_ESRAM_CORE_REGISTER ON"*) dont_merge c0_sd_n_0_reg/* */;
(setelah) c0_sd_n_0_reg/* logika sintesis dont_merge */;
3. ulangi perubahan yang sama untuk semua sinyal lain yang c1_sd_n_0_reg c7_sd_n_0_reg jika Anda menggunakan saluran eSRAM lainnya.
Masalah ini telah diperbaiki dimulai dengan versi 20.3 dari perangkat lunak edisi Intel® Quartus® Prime Pro.