ID Artikel: 000080581 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2014

Hasil simulasi perangkat keras dan perangkat lunak berbeda ketika menggunakan mode preadder dengan sinyal tanpa tanda

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Masalah simulasi ini ditemukan dalam rilis perangkat lunak Quartus II versi 13.0, tetapi memengaruhi versi 11.1 hingga 13.0. Ketika Anda secara langsung instantiate digital signal processing (DSP) atau media access control (MAC) WYSIWYG dalam desain, perangkat keras Anda, dan hasil simulasi perangkat lunak akan berbeda ketika menggunakan mode preadder dengan sinyal yang tidak ditandatangani. Hasil simulasi berbeda ketika subtraksi preadder dan input preadder yang tidak ditandatangani digunakan secara bersamaan; pada perangkat keras, input preadder diperluas, jadi semua input ke multiplier diperlakukan sebagai signed. Masalah ini berlaku untuk perangkat Arria V dan Cyclone V.

    Resolusi

    Rilis perangkat lunak 13.1 Quartus II mencakup pemeriksaan legalitas untuk mencegah Anda menghasilkan kesalahan ini. Tidak ada solusi untuk versi sebelumnya.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Cyclone® V FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.