ID Artikel: 000080673 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/09/2019

Mengapa pemrograman bit csr_cgs_bypass_sysref register menjadi '0' ketika Intel® FPGA IP JESD204B berada dalam fase ILAS membawa IP kembali ke status CGS?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Quartus® Prime Edisi Standard
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah yang diketahui di Intel® Quartus® Perangkat Lunak Edisi Prime Standard dan Pro, pemrograman bit csr_cgs_bypass_sysref register menjadi '0' ketika Intel FPGA IP JESD204B berada dalam fase ILAS akan membawa IP kembali ke status CGS. Hal ini memengaruhi Intel Agilex®, Intel Stratix® 10, Intel Arria® 10, dan Intel Cyclone® 10 GX.

    Resolusi

    Untuk mengatasi masalah ini, hindari pemrograman bit register csr_cgs_bypass_sysref ketika Intel FPGA IP JESD204B sedang dalam fase ILAS. Tidak ada perbaikan yang direncanakan untuk ini.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Intel® Cyclone® 10 GX FPGA
    FPGA dan SoC FPGA Intel® Agilex™
    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.