Alamat CSR 0×05 dan 0×06 Tidak Dapat Diakses

Desain yang menggunakan kontroler performa tinggi II (HPC II) arsitektur dengan Aktifkan Konfigurasi dan Daftar Status Opsi antarmuka dihidupkan, tidak dapat mengakses alamat CSR 0×05 dan 0×06.

Masalah ini memengaruhi semua desain yang menggunakan performa tinggi arsitektur controller II dengan Konfigurasi Aktifkan dan Opsi Antarmuka Daftar Status dihidupkan.

Desain Anda gagal disimulasikan dan tidak berfungsi di perangkat keras.

Untuk mengakses alamat CSR 0×005 dan 0×006, lakukan langkah-langkah berikut:

1. Buka berkas nama _controller_phy.v .
2. Cari port debug berikut dengan nama _phy instantiation.

dbg_clk (Clock)

dbg_addr (Alamat)

dbg_cs (Chip pilih)

dbg_waitrequest (Permintaan tunggu)

dbg_wr (Permintaan tulis)

dbg_wr_data (Tulis data)

dbg_rd (Permintaan baca)

dbg_dr_data (Baca data)

3. Ekspor port ini ke dalam nama _example.v .
4. Gunakan protokol Avalon-MM untuk mengakses alamat CSR 0×005 dan 0×006 konten melalui port debug.

Masalah ini tidak akan diperbaiki.