ID Artikel: 000080746 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/05/2014

Dapatkah antarmuka slave Txs Avalon-MM 128-bit dari Altera Hard IP untuk PCI Express menangani permintaan baca/tulis dengan ByteEnable=0x01?

Lingkungan

  • Perangkat Lunak Desain Intel® Quartus® Prime
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 13.1 dan sebelumnya, antarmuka slave Tx Avalon-MM® 128-bit dari Hard IP untuk PCI Express* tidak dapat menghasilkan paket PCI Express TLP yang benar ketika ByteEnable = 0x01, 0x03, atau 0x7 pada antarmuka Avalon-MM.

    Avalon-MM bridge beroperasi dengan benar dengan jumlah burst = 1 dan byte enables berikut (DW Byte Enable)

    16'hF000
    16'h0F00
    16'h00F0
    16'h000F
    16'hFF00
    16'h0FF0
    16'h00FF
    16'hFFF0
    16'h0FFF
    16'hFFFF

    Resolusi

    Untuk mengatasi masalah ini, gunakan antarmuka slave Txs Avalon MM 64bit, atau atur ByteEnable ke lebih dari 0x07 (atur 4 byte enable atau lebih) dengan antarmuka slave Avalon-MM Txs 128-bit.

    Saat ini tidak ada rencana untuk memperbaiki masalah ini.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Cyclone® V FPGA dan SoC FPGA
    Intel® Cyclone® 10 FPGA
    Stratix® V FPGA
    Arria® V FPGA dan SoC FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.