ID Artikel: 000080758 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/02/2014

Latensi Rendah Model IP Core VHDL 40-100 GbE tidak dapat disimulasikan dengan benar

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Simulasi
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Jika Anda menghasilkan model VHDL untuk Low Latency 40-100GbE IP core, tidak dapat disimulasikan dengan benar.

    Resolusi

    Masalah ini tidak memiliki solusi. Anda harus menghasilkan inti IP Anda variasi dalam HDL Verilog.

    Masalah ini akan diperbaiki dalam versi Latensi Rendah di masa mendatang Fungsi 40- dan 100-Gbps Ethernet MAC dan PHY MegaCore.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.