ID Artikel: 000080760 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/01/2015

Saat menggunakan DPA di perangkat Altera, apakah pengaturan fase diperbaiki setelah sinyal kunci DPA ditetapkan?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Tidak, di perangkat Altera® sirkuit DPA terus menyesuaikan pengaturan fase kecuali jika opsional port rx_dpll_hold dalam megafungsi altlvds ditegaskan.

Port input rx_dpll_hold berguna ketika Anda tahu Anda akan memiliki periode data statis yang panjang, di luar spesifikasi panjang proses DPA.  Anda dapat menegaskan port ini untuk menahan DPA pada pengaturan saat ini.  Sinyal kunci DPA masih dapat berubah, tidak terpengaruh oleh port rx_dpll_hold. 

Ketika hubungan fase antara data dan clock berubah, DPA akan menyesuaikan pengaturan fase yang sesuai. DPA dirancang untuk mempertahankan hubungan fase optimal antara clock referensi dan data di seluruh variasi tegangan dan suhu selama pengoperasian perangkat.

Produk Terkait

Artikel ini berlaku untuk 6 produk

Arria® GX FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Stratix® IV GX FPGA
Stratix® III FPGA
Stratix® IV E FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.