ID Artikel: 000080820 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/01/2017

Mengapa Hard IP Stratix® 10 FPGA untuk PCI Express, yang dikonfigurasi dalam mode Gen3, memasuki status Pemulihan beberapa kali saat mengubah kecepatan ke Gen3?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Hard IP Stratix® 10 L-Tile untuk inti PCI Express* yang dikonfigurasi dalam mode Gen3 dapat mengalami beberapa siklus Pemulihan saat mengubah kecepatan ke Gen3. Setelah beberapa siklus pemulihan, link stabil dalam keadaan L0. Hubungan awal dengan Gen3 tidak terpengaruh. Siklus Pemulihan hanya terjadi dalam perubahan kecepatan berikutnya setelah pelatihan tautan awal ke Gen3.

Resolusi

Masalah ini tidak diperbaiki di L-ubin.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.