Mengapa galat PCIe* Non-Fatal yang dicatat dalam Advanced Error Reporting (AER) ketika menggunakan Intel® FPGA P-Tile/H-Tile , Avalon® Streaming dan Avalon® Memory Mapped IP untuk PCI Express*?

Intel® FPGA IP Streaming Avalon® P-Tile/H-Tile untuk PCI Express* dan Memori P-Tile/H-Tile Avalon® yang Dipetakan Intel® FPGA IP untuk PCI Express* mengimplementasikan kemampuan Alternative Routing-ID Interpretation (ARI) opsional ketika fitur Multi-fungsi atau Virtualisasi I/O Root Tunggal (SR-IOV) diaktifkan. Kemampuan ARI mencakup bidang yang disebut nomor fungsi berikutnya untuk membantu host BIOS melakukan proses enumerasi. Ketika ARI diaktifkan dan jumlah Fungsi Fisik (PF) kurang dari 8 untuk P-Tile, atau 4 untuk Tile H, nomor fungsi berikutnya salah menunjukkan nilai PF 1.

Akibatnya, bit status galat berikut di endpoint dapat diatur jika AER diaktifkan, karena Root Port mengeluarkan permintaan konfigurasi ke PF yang tidak ada yang ditunjukkan oleh nomor fungsi berikutnya yang salah:

• Terdeteksi Galat yang Dapat Dikoreksi (Daftar Status Perangkat)
• Deteksi Permintaan yang Tidak Didukung (Daftar Status Perangkat)
• Status Kesalahan Non-Fatal Penasihat (Register Status Galat yang Dapat Diperbaik)
• Status Kesalahan Permintaan yang Tidak Didukung (Register Status Galat Tidak Dapat Dikoreksi)
  • Hanya diatur jika bit MaskEr Kesalahan Non-Fatal Penasihat diatur ke '0' (Register Mask Kesalahan yang Dapat Dikoreksi)

Pesan ERR_COR akan dikirim ke Root Port jika AER diaktifkan dengan mengatur bit berikut ini:

• Masker Kesalahan Non-Fatal Penasihat diatur ke '0' (Register MaskEr Kesalahan yang Dapat Dikoreksi)
• Aktifkan Pelaporan Kesalahan yang Dapat Dikoreksi diatur ke '1' (Device Control Register)
• Aktifkan Pelaporan Permintaan yang Tidak Didukung diatur ke '1' (Device Control Register)

Pada Root Port, bit berikut akan diatur jika Selesai dengan status Permintaan yang Tidak Didukung diterima

• Master Dibatalkan (Register Status Sekunder) yang Diterima

Selain itu, di Root Port, bit berikut akan diatur jika ERR_COR diterima, dan AER diaktifkan

• ERR_COR Diterima (Register Status Galat Akar)

Untuk Intel® FPGA IP Streaming Avalon® P-Tile/H-Tile untuk PCI Express* dan Memori Avalon® Tile P-Tile/H-Tile yang Dipetakan Intel® FPGA IP untuk PCI Express*, perangkat lunak dapat mengabaikan kesalahan yang terdeteksi setiap kali enumerasi dilakukan. Jika bit status galat berikut diatur di titik akhir setelah enumerasi, maka aman bagi perangkat lunak untuk mengabaikannya:

• Terdeteksi Galat yang Dapat Dikoreksi (Daftar Status Perangkat)
• Deteksi Permintaan yang Tidak Didukung (Daftar Status Perangkat)
• Status Kesalahan Non-Fatal Penasihat (Register Status Galat yang Dapat Diperbaik)
• Status Kesalahan Permintaan yang Tidak Didukung (Register Status Galat Tidak Dapat Dikoreksi)
  • Hanya jika bit MaskEr Kesalahan Non-Fatal Penasihat (Correctable Error Mask Register) diatur ke '0'

Untuk memudahkan, penanganan masalah dapat dilakukan dalam urutan berikut

1. Setelah enumerasi selesai, hapus register galat di bawah ini (semua bit tanpa memandang) untuk semua Fungsi Titik Akhir PCIe
   1. Daftar Status Perangkat
   2. Daftar Status Galat yang Dapat Dikoreksi
   3. Daftar Status Galat Yang Tidak Dapat Dikoreksi
2. Hapus register galat di bawah ini (semua bit terlepas) untuk Port Akar PCIe yang terkait dengan Fungsi Titik Akhir PCIe di atas
   1. Daftar Status Sekunder
   2. Daftar Status Galat Akar
3. Ulangi langkah 1 dan langkah 2 untuk setiap proses enumerasi PCI.

Jika penjajakan runtime untuk galat sedang dilakukan, bit 'Correctable Error Detected', 'Unsupported Request Detect', 'Advisory Non-Fatal Error Status' dan 'Unsupported Request Error Status' dapat diperiksa oleh perangkat lunak polling untuk membedakan masalah ini dari kesalahan keandalan lainnya. Jika hanya 4 bit tersebut yang diatur, kita dapat mengasumsikan kesalahan pada endpoint terkait dengan P-Tile/H-Tile Avalon® Streaming Intel® FPGA IP untuk PCI Express* atau P-Tile/H-Tile Avalon® Memori yang Dipetakan Intel® FPGA IP untuk masalah PCI Express* dan adalah tepat untuk melanjutkan untuk menghapus bit status kesalahan yang tercantum pada langkah 1 dan langkah 2 di atas.

Untuk P-Tile, logika pengguna dapat menggunakan Configuration Intercept Interface (CII) untuk mengiklankan nomor fungsi ARI berikutnya dengan benar ketika Pembacaan Konfigurasi diterbitkan oleh Port Root.