ID Artikel: 000080867 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/07/2019

Ketika menggunakan E-tile Hard IP untuk Ethernet Intel® FPGA IP dalam 100GE atau 1 hingga 4 10GE/25GE dengan varian opsional RSFEC dan 1588 PTP core dengan PTP diaktifkan, mengapa fitter gagal jika menggunakan pembatasan penempatan kanal EH...

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • E-tile Hard IP untuk Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah di perangkat lunak Intel® Quartus® Prime Edisi Pro versi 19.1, E-tile Hard IP untuk Ethernet Intel® FPGA IP pada 100GE atau 1 hingga 4 10GE/25GE dengan RSFEC opsional dan varian inti 1588 PTP dengan diaktifkan PTP tidak dapat lulus kompilasi yang lebih bugar jika menggunakan EHIP 1/3 sebagai batasan penempatan saluran.

    Resolusi

    Untuk mengatasi galat ini, gunakan EHIP 0/2 alih-alih EHIP 1/3 sebagai batasan penempatan saluran.

    Masalah ini telah diperbaiki mulai pada v19.2 dari perangkat lunak Intel® Quartus® Prime Edisi Pro.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    FPGA dan SoC FPGA Intel® Agilex™
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.