ID Artikel: 000080876 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/03/2014

Mengapa waktu tidak mendekati Stratix V Hard IP untuk PCI Express pada Quartus 13.1?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Waktu mungkin tidak mendekati Stratix® V Hard IP untuk PCI® Express karena kendala hilang pada clock internal yang berada di domain terpisah.
    Resolusi

    Kendala yang hilang dapat ditambahkan ke berkas Batasan Desain Sinopsis (sdc) tingkat atas Anda seperti di bawah ini:

    set_false_path -dari [get_clocks {reconfig_xcvr_clk}] -hingga [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -dari [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] -hingga [get_clocks {reconfig_xcvr_clk}]

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.