Masalah Kritis
Fungsi Triple Speed Ethernet MegaCore mungkin memiliki pemulihan pelanggaran waktu. Jalur yang gagal berisi sinyal clock global yang didorong dari logika inti FPGA.
Pelanggaran waktu pemulihan dapat memengaruhi desain Anda dalam perangkat keras selama kondisi reset.
Masalah ini memengaruhi semua desain menggunakan perangkat Arria V dalam versi 13.0 dari fungsi Triple Speed Ethernet MegaCore.
Anda perlu membatasi sinyal di perangkat lunak Quartus II pas dari menggunakan clock global (GCLK). Lihat Quartus II laporan kompilasi perangkat lunak untuk menemukan jalur yang tepat untuk yang terkena jalur reset. Misalnya, jika sinyal dengan pelanggaran waktu adalah altera_tse_reset_synhronizer_chain_out pengaturan ulang global, penggunaan penetapan perangkat lunak Quartus II berikut untuk memaksa sinyal untuk tidak menggunakan GCLK:
set_instance_assignment GLOBAL_SIGNAL OFF - ke altera_tse_ps_pma:altera_tse_pcs_pma_instlaltera_tse_top_1000_base_x:altera_tse_top_1000_base_x_instlaltera_tse_reset_synchronizer:reset_sync_0laltera_tse_reset_synchronizer_chain_out
Masalah ini akan diperbaiki dalam versi Triple yang akan datang Mempercepat fungsi Ethernet MegaCore.