ID Artikel: 000081272 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/10/2014

Mengapa sinyal CPL_ERR tidak beralih bit status kesalahan yang sesuai dalam register Ruang Konfigurasi?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Avalon-MM Arria® V Hard IP untuk PCI Express* Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan Altera® Hard IP untuk PCI Express® di perangkat Arria® V dan Cyclone® V, mengaktifkan sinyal cpl_err tidak akan mencatat kesalahan dalam register Status Kesalahan. Masalah ini mempengaruhi semua sinyal cpl_err[*], tetapi tidak mempengaruhi sinyal cpl_err_func .

    Resolusi

    Logika Application Layer harus melakukan penulisan LMI ke register kesalahan yang sesuai, dan membuat TLP yang sesuai, untuk mengatasi masalah yang dijelaskan. Lihat Tabel 2-29 Nilai Bidang Status Penyelesaian, dalam Spesifikasi PCI Express Base 3.0.

    Masalah ini tidak dijadwalkan untuk diperbaiki dalam rilis perangkat lunak Quartus® II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 7 produk

    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.