ID Artikel: 000081487 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 04/06/2013

Dapatkah sinyal mem_reset_n DDR3 dikendalikan oleh register yang dapat diakses pengguna?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Tidak, tidak ada register yang dapat diakses pengguna untuk mengontrol keadaan sinyal mem_reset_n. Pengguna dapat menegaskan mem_reset_n dengan menegaskan input global_reset_n atau soft_reset_n ke kontroler. Lamanya waktu mem_reset_n dinyatakan aktif-rendah berada di bawah kendali kontroler DDR3.
Resolusi

Produk Terkait

Artikel ini berlaku untuk 20 produk

Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V E FPGA
Arria® V GX FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Arria® V GT FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® II GZ FPGA
Stratix® III FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.