ID Artikel: 000081824 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 08/01/2016

Bagaimana cara meng-instantiate FIFO input keras secara manual dari ALTDQ_DQS2 pada Stratix V?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk desain dalam perangkat Stratix® V yang menggunakan megafungsi ALTDQ_DQS2 dengan input keras yang diaktifkan FIFO, ada masalah yang diketahui di mana FIFO input keras tidak instan dengan benar. Saat mengaktifkan FIFO input keras, perhatikan hal berikut: 

     

    1. Anda harus instantiate blok "stratixv_read_fifo" dan "stratixv_read_fifo_read_enable" sesuai implementasi UniPHY

    2. Beberapa pengeditan diperlukan untuk "altdq_dqs2_stratixv_.sv", jika tidak, Anda akan mendapatkan kesalahan yang lebih bugar berikut selama kompilasi:

     

                Galat (175001): Tidak dapat menempatkan DQS Logic Block – Dynamic OCT Control Path yang disalurkan oleh pad DQS I/O

    Resolusi

    Hubungi Dukungan Altera® untuk detail tentang blok "stratixv_read_fifo" dan "stratixv_read_fifo_read_enable" serta perubahan yang diperlukan dalam file "altdq_dqs2_stratixv_.sv".

    Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus® II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Stratix® V FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.