ID Artikel: 000081957 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/03/2019

Mengapa sinyal rx_digitalreset dan tx_digitalreset 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP inti tidak dapat terhubung ke kontroler reset Transceiver PHY Intel® FPGA IP di Platform Designer?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 1G 2.5G 5G 10G Multi-rate Ethernet PHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dengan Perangkat Lunak Intel® Quartus® Prime, 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP memiliki jenis antarmuka yang salah untuk rx_digitalreset dan sinyal tx_digitalreset , oleh karena itu Anda tidak dapat menghubungkan kedua sinyal ini ke transceiver PHY reset controller Intel FPGA IP di Platform Designer. Jenis antarmuka yang benar untuk sinyal rx_digitalreset dan tx_digitalreset adalah pengaturan ulang CONDUIT NOT.

    Resolusi

    Ekspor sinyal rx_digitalreset dan tx_digitalreset dari Platfrom Designer dan hubungkan secara manual pada tingkat transfer register (RTL). Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 18.1.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.