Deskripsi
Karena masalah dalam versi perangkat lunak Quartus® II 14.1 dan sebelumnya Anda mungkin melihat masalah fungsi jika Anda menghubungkan port data dari pin dwiarah ke nol konstan dalam desain Anda karena port OE dan IN untuk buffer dwiarah mungkin dialihkan.
Resolusi
Gunakan atribut "keep" untuk menjaga kabel konstan seperti yang ditunjukkan pada kode di bawah ini:
Untuk VHDL:
const_zero_sig sinyal: std_logic;
keep atribut: boolean;
atribut keep of const_zero_sig: sinyal adalah true;
Mulai
const_zero_sig <= \'0\';
TRI_PIN <= const_zero_sig saat ENABLE=\'1\' else \'Z\';
Untuk Verilog:
kawat const_zero_sig /* sintesis terus */;
menetapkan const_zero_sig = 1\'b0;
menetapkan TRI_PIN = aktifkan? const_zero_sig: 1\'bz;
Masalah ini dijadwalkan untuk diselesaikan dalam rilis perangkat lunak Quartus II di masa mendatang.