ID Artikel: 000082007 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/08/2012

Mengapa "X" muncul pada keluaran Q dari Megfungsi SCFIFO ketika saya melakukan simulasi netlist dalam simulator pihak ketiga?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Masalah ini dapat terjadi selama simulasi waktu tingkat gerbang ketika frekuensi clock dari Megafungsi SCFIFO lebih besar dari 400 MHz. Masalah ini disebabkan oleh nilai waktu yang salah dalam file SDO yang dihasilkan oleh penulis netlist di perangkat lunak Quartus® II versi 5.1 SP1.

Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 6.0.

Patch 1.14 juga tersedia untuk memperbaiki masalah ini pada versi 5.1 SP1. Hubungi Aplikasi Altera untuk patch.

Masalah ini tidak terjadi ketika Anda mensimulasikan desain Anda di perangkat lunak Quartus II.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.