Mengapa simulasi Modelsim*/Questasim* dari Antarmuka DMA Intel® Arria® 10 atau Intel® Cyclone® 10 GX Avalon® MM untuk PCI Express* gagal dengan masalah penyebaran X pada modul Read Data Mover (altpcieav_dma_rd.sv)?

Akar penyebab dari masalah perambatan X ini adalah bahwa LPM_DEST_ADD_SUB_component instantiation pada modul Read Data Mover (altpcieav_dma_rd.sv) tidak memiliki port .datab dengan benar nol-extended ke lebar vektor sinyal penuh.  Oleh karena itu, simulator menetapkan X ke bit terkemuka yang tidak ditetapkan di alamat tujuan.

Lihat instantiasi LPM_DEST_ADD_SUB_component di bawah ini.

*********************************************************************************************************************************

lpm_add_sub LPM_DEST_ADD_SUB_component (
.clken (1'b1),
.clock (Clk_i),
.dataa (cur_dest_addr_reg),
                                .datab ({rd_dw_size, 2'b00}),
.result (cur_dest_addr_adder_out)
sinopsis translate_off
,
.aclr (),
.add_sub (),
.cin (),
.cout (),
.overflow ()
sinopsis translate_on
);
defparam
LPM_DEST_ADD_SUB_component.lpm_direction = "ADD",
LPM_DEST_ADD_SUB_component.lpm_hint = "ONE_INPUT_IS_CONSTANT=NO,CIN_USED=NO",
LPM_DEST_ADD_SUB_component.lpm_pipeline = 1,
LPM_DEST_ADD_SUB_component.lpm_representation = "UNSIGNED",
LPM_DEST_ADD_SUB_component.lpm_type = "LPM_ADD_SUB",
LPM_DEST_ADD_SUB_component.lpm_width = RDDMA_AVL_ADDR_WIDTH;

*********************************************************************************************************************************

Solusinya adalah dengan memperpanjang dengan benar vektor sinyal masukan port .datab seperti yang ditunjukkan di bawah ini.

.datab ({{(RDDMA_AVL_ADDR_WIDTH-12){1'b0}}, rd_dw_size, 2'b00}),

Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Intel® Quartus® Prime di masa mendatang.