Masalah Kritis
Masalah ini memengaruhi antarmuka DDR2 dan DDR3 menggunakan kontroler memori dalam perangkat V Arria V atau Cyclone V.
Saat menggunakan Qsys untuk menghasilkan Arria V atau eksternal Cyclone V kontroler memori, Anda mungkin menemukan pesan galat berikut selama fase fitter Quartus II:
Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG"
has 10 connections, but the maximum bus width of port SHIFTEN is
9..
Pesan galat terjadi ketika saluran pll_sharing
antarmuka memori eksternal terkena saluran tingkat atas
dalam Qsys.
Qsys saat ini mengeluarkan peringatan yang salah, yang menyarankan Anda untuk
pll_sharing mengekspor saluran ke port tingkat atas.
Ketika Anda mengekspor saluran, ini mencegah sinyal ini menjadi
dipangkas dengan benar oleh yang lebih pas karena ditugaskan ke tingkat atas
Pin. Kesalahan yang lebih bugar kemudian terjadi.
Solusi untuk masalah ini adalah mengabaikan peringatan Qsys dan untuk tidak mengekspor saluran ke port tingkat atas. Kesalahan yang lebih bugar maka tidak boleh terjadi.
Untuk informasi lebih lanjut, lihat Pengetahuan berikut Solusi dasar:
Mengapa saya melihat peringatan Qsys untuk saluran pll_sharing bahkan ketika opsi mode berbagi PLL diatur ke \'Tidak Berbagi\' di UniPHY Pengaturan megacore?
Masalah ini akan diperbaik dalam versi yang akan datang.