ID Artikel: 000082512 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2014

Apakah ada masalah yang diketahui dengan Stratix V Low Latency PHY saat menggunakan kontroler reset tertanam di perangkat lunak Quartus II versi 12.0?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ya, ada bug yang diketahui dalam Stratix® V Low Latency PHY ketika menggunakan kontroler reset tertanam di perangkat lunak Quartus® II versi 12.0.

    • Ketika dikonfigurasi untuk antarmuka berikat, setiap saluran memiliki reset sendiri.
    • Ketika dikonfigurasi untuk antarmuka yang tidak terikat, semua saluran berbagi reset.

    Perilaku yang benar harus

    • Saat dikonfigurasi untuk antarmuka terikat, semua saluran berbagi reset.
    • Ketika dikonfigurasi untuk antarmuka yang tidak terikat, setiap saluran memiliki resetnya sendiri.
    Resolusi Untuk mengatasi masalah ini, tingkatkan ke Perangkat Lunak Quartus II Versi 12.0SP1.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.