Ya, ada pembatasan penempatan saluran saat menerapkan saluran transiver terikat menggunakan perangkat lunak Quartus® II untuk perangkat Stratix® V GX, GS, dan GT.
Jalur logis 0 harus ditugaskan ke saluran yang dilengkapi dengan pembagi clock sentral. Dalam perangkat transiver Stratix V, ini adalah saluran 1 atau 4 dalam bank transiver yang ditampilkan dalam huruf tebal untuk contoh di bawah ini.
Jika menggunakan ATX PLL sebagai Tx PLL, jalur logis 0 harus ditempatkan pada:
- Kanal 1 atau kanal 4.
- Persyaratan ini membatasi jumlah kemungkinan antarmuka terikat per transiver bank menjadi dua.
GXB_[Tx,Rx]_[L,R][5.11.17.23] = Jalur logis 5
GXB_[Tx,Rx]_[L,R][4.10.16.22] = Jalur logis 4
GXB_[Tx,Rx]_[L,R][3,9,15,21] = Jalur logis 3
GXB_[Tx,Rx]_[L,R][2,8,14,20] = Jalur logis 2
GXB_[Tx,Rx]_[L,R][1,7,13,19] = Jalur logis 0
GXB_[Tx,Rx]_[L,R][0,6,12,18] = Jalur logis 1
Jika menggunakan CMU PLL sebagai Tx PLL, kanal logis 0 harus ditempatkan pada:
- Saluran transiver 1 jika saluran 4 digunakan sebagai CMU
- Saluran transiver 4 jika saluran 1 digunakan sebagai CMU
- Persyaratan ini membatasi jumlah kemungkinan antarmuka terikat per transiver bank menjadi satu.
GXB_[Tx,Rx]_[L,R][5.11.17.23] = Jalur logis 1
GXB_[Tx,Rx]_[L,R][4.10.16.22] = Jalur logis 0
GXB_[Tx,Rx]_[L,R][3,9,15,21] = Jalur logis 2
GXB_[Tx,Rx]_[L,R][2,8,14,20] = Jalur logis 3
GXB_[Tx,Rx]_[L,R][1,7,13,19] = Digunakan sebagai CMU
GXB_[Tx,Rx]_[L,R][0,6,12,18] = Tidak Digunakan
Gagal mengikuti persyaratan penempatan kanal logis 0 akan mengakibatkan kesalahan perangkat lunak Quartus II yang mirip dengan yang ditunjukkan di bawah ini.
Galat: Batasan saluran Pemancar ilegal untuk I/O tx_serial_data[0] ke wilayah (210, 21) hingga (210, 21): tidak ada lokasi yang valid di wilayah
Info: Pad I/O Atom tx_serial_data[0] dibatasi ke lokasi PIN_AK4 karena: Batasan Lokasi Pengguna (PIN_AK4)
Galat: Tidak dapat menemukan lokasi saluran Pemancar untuk I/O tx_serial_data[0] yang memungkinkan routing jajaran clock ikatan
Pembatasan ini dijadwalkan untuk dihapus dalam versi Perangkat Lunak Quartus II di masa mendatang.
Untuk mengatasi pembatasan ini, Anda dapat mengatur Mode Ikatan ke Kompensasi Umpan Balik PLL (fb_compensation) dalam transceiver Megawizard™.
Anda harus tetap mematuhi persyaratan penempatan saluran yang berdampingan.