ID Artikel: 000082823 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/04/2018

Mengapa Intel® Hard IP untuk PCI Express* dalam konfigurasi Gen3, transisi secara berkala dari status LTSSM L0 ke status Pemulihan, kemudian kembali lagi?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Intel® Arria® 10 Cyclone® 10 Hard IP untuk PCI Express*
  • Arria® V GZ Hard IP for PCI Express* Intel® FPGA IP
  • Avalon-MM Stratix® V Hard IP untuk PCI Express* Intel® FPGA IP
  • Stratix® V Hard IP untuk PCI Express* Intel® FPGA IP
  • Stratix® V Hard IP untuk PCI Express* dengan SR-IOV Intel® FPGA IP
  • V-Series Avalon-MM DMA untuk PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Intel® Gen3 Hard IP untuk PCI* Express instance dapat bertransisi dari L0 ke Pemulihan dan kembali lagi jika Receive(RX) Physical Coding Sublayer (PCS) menerima data yang identik dengan pola SKP atau SKP END.  Synchronizer blok PCS akan salah menginterpretasikan ini sebagai SKP Ordered-Set yang valid dan menyelaraskan ulang data. Hal ini mengakibatkan batas blok data rusak.  Ini tidak akan menyebabkan data hilang karena data yang terpengaruh akan ditransmisikan kembali setelah LTSSM kembali ke status L0.

    Tanda tangan acara ini pada antarmuka PIPE adalah sebagai berikut:
    ·         PIPE rxdata dari jalur yang terpengaruh cocok dengan pola data SKP (AAAAAAAAAA, AAAAAAAAA) atau pola SKP END (AAAAAAAAAA, XXXXXE1).
    ·         Sinyal PIPE rxvalid dari lane de-asserts yang terkena hingga peristiwa pemulihan LTSSM berakhir.
    ·         Sinyal PIPE rxstatus dari jalur yang terkena melaporkan 3'b100 (kesalahan dekode atau kesalahan disparitas).

    Jarang sekali data yang tersusun akan sama persis dengan pola SKP atau pola SKP END.   Beberapa sistem mungkin melihat hal ini terjadi setiap beberapa jam sekali. Masalah ini memiliki efek yang dapat diabaikan pada bandwidth tautan.

    Resolusi

    Tidak ada solusi atau perbaikan terjadwal untuk masalah ini. Tidak ada tindakan yang diperlukan.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Arria® V GZ FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA
    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.