ID Artikel: 000082879 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 05/02/2015

Mengapa saya melihat pelanggaran waktu pengaturan pada jalur I/O saya di perangkat lunak Quartus II versi 13.0 SP1?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat pelanggaran waktu pengaturan pada jalur I/O Anda yang menggunakan pin Hard Memory Controller (HMC) sebagai pin I/O pada perangkat lunak Cyclone® V di perangkat lunak Quartus® II versi 13.0 SP1. Sinyal I/O yang menggunakan pin HMC dialihkan menggunakan elemen perutean HMCPHY_RE memiliki penundaan routing yang lebih tinggi secara signifikan dibandingkan pin lainnya. Penundaan perutean ini merupakan bagian dari model waktu Cyclone V dalam perangkat lunak Quartus II versi 13.0 SP1 dan tidak disertakan dalam model waktu sebelumnya.

    Resolusi

    Hindari menggunakan pin HMC DQ sebagai pin input untuk sinyal berkecepatan tinggi.

    Hindari menggunakan HMC DQ dan pin perintah sebagai pin output untuk sinyal berkecepatan tinggi.

    Anda dapat merujuk ke kolom Pin HMC pada berkas pin perangkat Cyclone V untuk mengidentifikasi pin HMC perangkat yang ditargetkan Anda.

    Produk Terkait

    Artikel ini berlaku untuk 6 produk

    Cyclone® V GT FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V GX FPGA
    Cyclone® V E FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.