ID Artikel: 000082952 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 05/12/2018

Mengapa Ethernet 10G MAC Intel® FPGA IP keluaran antarmuka XGMII dari beberapa byte data terakhir dengan status yang tidak diketahui dalam simulasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin mengalami masalah di atas jika sinyal csr_reset Ethernet 10G MAC Intel® FPGA IP tidak beralih sekali setelah dimulainya simulasi.

    Resolusi

    Untuk mengatasi masalah ini, sinyal csr_reset harus diputar sekali pada awal simulasi.

    Produk Terkait

    Artikel ini berlaku untuk 6 produk

    FPGA Cyclone® IV
    Cyclone® V FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA
    Stratix® IV FPGA
    Stratix® V FPGA
    FPGA Arria® II

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.