Kemungkinan Masalah Waktu dengan DDR3 Kuartal pada Arria V

Masalah ini memengaruhi produk DDR3.

Karena model waktu non-final, Alamat dan Perintah dibandingkan Hubungan clock CK, dan DQS dibandingkan hubungan clock CK dapat gagal dalam pemeriksaan model waktu untuk penargetan desain DDR3 tingkat kuartal Arria perangkat V. Desain yang dihasilkan terbukti tidak kokoh dalam perangkat keras.

Solusi untuk desain yang terbukti tidak kokoh dalam perangkat keras, adalah untuk menambahkan batasan waktu berikut ke SDC File:

set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -setup 0.400 set_clock_uncertainty -from [get_clocks ] -to [get_clocks ] -add -hold -0.400

Batasan waktu tambahan akan membuat desain lebih kokoh di berbagai benih yang lebih bugar; namun, analisis waktu akan masih laporkan Alamat dan Perintah dibandingkan clock dan DQS CK dibandingkan Kegagalan hubungan clock CK. Batasan waktu tambahan tidak akan efektif pada semua benih yang lebih pas.

Masalah ini akan diperbaiki dalam rilis mendatang.