ID Artikel: 000083128 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 27/05/2015

Bagaimana saya bisa menemukan penjelasan untuk parameter SYNOPT_FULL_SKEW, RST_CNTR, dan CREATE_TX_SKEW dalam testbench simulasi inti Ethernet Intel® FPGA IP Latensi Rendah 40 dan 100 Gbps?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Parameter simulasi berikut dalam file testbench Low Latency 40- and 100-Gbps Ethernet MAC dan PHY Intel® FPGA IP tidak dijelaskan dalam panduan pengguna.  Lihat definisi berikut:

    SYNOPT_FULL_SKEW - Mendukung toleransi sate penuh menurut spesifikasi IEEE. Dalam contoh testbench, ini dimatikan untuk mempercepat waktu inisialisasi.

    RST_CNTR - mengontrol penundaan pengaturan ulang untuk proses reset PMA. Diatur ke 6 dalam simulasi untuk mempercepat inisialisasi. Abaikan parameter ini untuk sintesis dan pertahankan nilai bawaan.

    CREATE_TX_SKEW - Lane-to-lane mengalami simulasi.

    Penting agar Anda tidak mengubah parameter ini, jika tidak, simulasi dapat gagal. Parameter ini tunduk pada penghapusan dalam rilis perangkat lunak Quartus® II di masa mendatang.

    Resolusi

    Definisi ini tidak dijadwalkan untuk ditambahkan ke dokumentasi.

    Produk Terkait

    Artikel ini berlaku untuk 6 produk

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.