Parameter simulasi berikut dalam file testbench Low Latency 40- and 100-Gbps Ethernet MAC dan PHY Intel® FPGA IP tidak dijelaskan dalam panduan pengguna. Lihat definisi berikut:
SYNOPT_FULL_SKEW - Mendukung toleransi sate penuh menurut spesifikasi IEEE. Dalam contoh testbench, ini dimatikan untuk mempercepat waktu inisialisasi.
RST_CNTR - mengontrol penundaan pengaturan ulang untuk proses reset PMA. Diatur ke 6 dalam simulasi untuk mempercepat inisialisasi. Abaikan parameter ini untuk sintesis dan pertahankan nilai bawaan.
CREATE_TX_SKEW - Lane-to-lane mengalami simulasi.
Penting agar Anda tidak mengubah parameter ini, jika tidak, simulasi dapat gagal. Parameter ini tunduk pada penghapusan dalam rilis perangkat lunak Quartus® II di masa mendatang.
Definisi ini tidak dijadwalkan untuk ditambahkan ke dokumentasi.