Anda akan mendapatkan peringatan yang disebutkan di atas di Quartus® II perangkat lunak versi 10.0SP1 dan sebelumnya jika Anda telah memanfaatkan _example_top.v untuk pengontrol Master dan Slave UniPHY dalam desain Anda.
sinyal pll_dqs_ena_clk hilang di master dan slave _example_top.v dan ini akan menyebabkan peringatan kritis dalam laporan yang lebih bugar.
Untuk menghindari peringatan penting yang disebutkan di atas, Anda harus menambahkan port pll_dqs_ena_clk ke yang disempurnakan dalam file _example_top.v untuk modul master dan slave.
Misalnya, dalam desain tingkat atas tambahkan port pll_dqs_ena_clk seperti yang ditunjukkan di bawah ini:
mem_if ddr2 (
.pll_ref_clk(pll_ref_clk),
ketika PHY adalah master PLL/DLL, ini akan menjadi output yang dapat dibagikan dengan komponen chip lainnya
ketika PHY adalah slave PLL/DLL, ini akan menjadi masukan dari instantiasi PLL/DLL di bawah ini
.pll_afi_clk (pll_afi_clk),
.pll_addr_cmd_clk (pll_addr_cmd_clk),
.pll_dqs_ena_clk (pll_dqs_ena_clk), //tambah
.pll_mem_clk (pll_mem_clk),
.pll_write_clk (pll_write_clk),
.pll_avl_clk (pll_avl_clk),
.pll_config_clk (pll_config_clk),
.pll_locked (pll_locked),
.dll_delayctrl (dll_delayctrl),
.
.
);
Masalah ini telah diperbaiki di perangkat lunak Quartus II versi 10.1.