ID Artikel: 000083449 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/08/2014

Dapatkah Global Clock (GCLK) digunakan sebagai sumber clock input untuk antarmuka ALTLVDS_RX non-DPA, dalam perangkat V Stratix V, Arria V atau Cyclone V?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Tidak, Global Clock (GCLK) tidak dapat digunakan sebagai sumber clock input untuk antarmuka ALTLVDS_RX non-DPA di Stratix® V, Arria® V atau Cyclone® Perangkat V. Namun, karena masalah yang diketahui di Quartus® II perangkat lunak versi 13.0, tidak ada pesan galat atau peringatan yang dihasilkan jika ini diterapkan.

     

     

    Resolusi Masalah ini diperbaiki di perangkat lunak Quartus II versi 13.0 SP1. Pesan galat yang valid akan dihasilkan jika Global Clock (GCLK) digunakan sebagai sumber clock input untuk antarmuka ALTLVDS_RX non-DPA.

    Produk Terkait

    Artikel ini berlaku untuk 16 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V FPGA dan SoC FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.