Deskripsi
Ya, sejak rilis perangkat lunak Quartus® II versi 9.0, model waktu untuk rantai penundaan output DDIO telah diperbarui untuk perangkat Stratix® III. Rantai tunda ini salah dimodelkan dalam perangkat lunak Quartus II versi 9.0 dan sebelumnya. Rantai tunda output DDIO diidentifikasi sebagai "T4 (DDIO_MUX)" di bagian ringkasan rantai delay pada report kompilasi perangkat lunak Quartus II, dan tidak dapat diprogram oleh pengguna. Model waktu dalam perangkat lunak Quartus II versi 9.0 SP1 telah diperbarui untuk mengatasi masalah ini. Pembaruan ini menghilangkan kemungkinan kegagalan fungsional perangkat keras dalam desain Anda yang menerapkan output laju data ganda.
Masalah ini memengaruhi semua desain III Stratix yang menerapkan output laju data ganda menggunakan megafungsi ALTDDIO_OUT, ALTDQ_DQS, dan ALTMEMPHY. Jika desain Anda menerapkan salah satu megafungsi ini, ikuti langkah-langkah berikut untuk menganalisa kembali margin waktu dengan perangkat lunak Quartus II versi 9.0 SP1:
Selain itu, jika desain Anda mengimplementasikan antarmuka DDR3 DIMM atau antarmuka komponen DDR3 dengan leveling (topologi rantai daisy untuk sinyal alamat/perintah) lihat solusi terkait di bawah ini untuk detail tentang perubahan model waktu untuk rantai penundaan tingkat tulis.