ID Artikel: 000083676 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 28/01/2015

Bagaimana cara menggunakan instruksi JTAG EDERROR_INJECT untuk mensimulasikan galat CRC pada perangkat Stratix III, Stratix IV atau Arria II GX?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Untuk menyimulasikan galat CRC pada perangkat Stratix® III, Stratix IV atau Arria® II GX menggunakan instruksi EDERROR_INJECT JTAG, salin kode di Contoh 3 in AN 539: Metodologi Pengujian Deteksi dan Pemulihan Kesalahan menggunakan CRC di Perangkat Altera FPGA (PDF)ke file teks dan simpan sebagai berkas .jam.

Kemudian Anda dapat menggunakan command line JAM player di perangkat lunak desain Quartus® II untuk menjalankan berkas .jam

Perintahnya adalah:

namafile quartus_jli -aerror_inject -cn <>.jam

di mana n setelah -c = indeks kabel. Untuk mengetahui indeks kabel untuk USB-Blaster™, jalankan:

quartus_jli -n

 

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 5 produk

Stratix® III FPGA
Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.