ID Artikel: 000084080 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/11/2013

Mengapa saya melihat pelanggaran waktu penahanan di jalur Core pada laporan waktu "Report DDR" dari DDR3 SDRAM Controller dengan UniPHY saat menerapkannya di perangkat HardCopy?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Anda mungkin melihat pelanggaran tahan waktu di jalur Core dalam laporan waktu Report DDR SDRAM Controller DDR3 dengan UniPHY hanya dalam revisi HardCopy®. Pelanggaran ini dapat terjadi ketika pll_afi_clk (keluaran c0 clock PLL) tidak ditempatkan pada jaringan clock global. Clock global dan jam regional memiliki gangguan yang lebih besar dalam rangkaian perangkat HardCopy IV dibandingkan dengan rangkaian perangkat IV Stratix®.
    Resolusi Untuk menghindari pelanggaran waktu penahanan, tempatkan pll_afi_clk ke jaringan clock global.

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Perangkat yang Dapat Diprogram Intel®

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.