ID Artikel: 000084233 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 26/01/2016

Mengapa Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP tetap diatur ulang selama simulasi RTL kedua berjalan saat menggunakan PHY Abstrak?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Atur Ulang
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam Antarmuka Memori Eksternal Intel® Arria® tab Diagnostik editor parameter IP 10 FPGA, opsi Abstrak PHY dapat dipilih untuk mempercepat simulasi RTL antarmuka memori eksternal Intel® Arria® 10 FPGA IP.

    Selama proses simulasi pertama, file altera_emif_nios_force_abphy.sv diperbarui dengan kekuatan sinyal untuk mengimplementasikan kalibrasi PHY.

    Resolusi

    Ketika proses simulasi pertama telah selesai, Anda harus mengkompilasi ulang kumpulan file simulasi sebelum Anda menjalankan kembali simulasi.

    Jika Anda tidak mengkompilasi ulang kumpulan file sebelum menjalankan simulasi, PHY akan tampak tetap diatur ulang meskipun input global_reset_n sinyal telah dihilangkan.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.