Deskripsi
Untuk instantiate modul VHDL di dalam desain Verilog, pastikan kedua file berada dalam direktori yang sama dan bahwa mereka telah ditambahkan ke proyek untuk kompilasi. Selanjutnya, cukup instantiate desain VHDL tingkat bawah berdasarkan nama dalam file Verilog.
Berikut adalah contoh file Verilog tingkat atas yang disebut top_ver.v yang menginstansi file VHDL tingkat bawah yang disebut bottom_vhdl.vhd:
-------------------------------------------------------------------------------------------
module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
Perhatikan bahwa ini didukung oleh sintesis langsung dalam perangkat lunak Quartus II. Ini mungkin atau tidak didukung dalam alat EDA lainnya. Hubungi vendor alat untuk detailnya.