Masalah Kritis
Ketika Anda menentukan keluaran VHDL untuk DDR2 dan DDR3 SDRAM Controller dengan UniPHY, QDR II dan QDR II SRAM Controller dengan UniPHY, atau Kontroler RLDRAM II dengan UniPHY, dan mencoba untuk menyimulasikan menggunakan NativeLink, NativeLink gagal dan melaporkan bahwa tidak dapat ditemukan berkas <design_name>.vho in direktori tingkat atas.
Solusi untuk masalah ini adalah tidak menggunakan NativeLink untuk simulasi desain VHDL, tetapi untuk mengatur simulasi secara manual.