ID Artikel: 000084381 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/11/2011

Simulasi NativeLink untuk Antarmuka Memori Eksternal UniPHY gagal untuk Output VHDL

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    Simulasi
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Ketika Anda menentukan keluaran VHDL untuk DDR2 dan DDR3 SDRAM Controller dengan UniPHY, QDR II dan QDR II SRAM Controller dengan UniPHY, atau Kontroler RLDRAM II dengan UniPHY, dan mencoba untuk menyimulasikan menggunakan NativeLink, NativeLink gagal dan melaporkan bahwa tidak dapat ditemukan berkas <design_name>.vho in direktori tingkat atas.

Resolusi

Solusi untuk masalah ini adalah tidak menggunakan NativeLink untuk simulasi desain VHDL, tetapi untuk mengatur simulasi secara manual.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.