Masalah Kritis
Desain yang dihasilkan dalam versi 10.0SP1 dan mungkin dialami sebelumnya kegagalan kalibrasi karena transfer sinyal asynchronous yang tidak dapat diandalkan dari domain clock AFI hingga domain clock readcapture.
Untuk QDR II dan QDR II SRAM Controller dengan UniPHY, buka desain dalam versi 10.1 dari QDR II dan QDR II SRAM Controller dengan UniPHY dan regenerasi desain.
Untuk Kontroler RLDRAM II dengan UniPHY, buka desain dalam versi 10.1 dari Kontroler RLDRAM II dengan UniPHY dan meregenerasi Desain.