ID Artikel: 000084504 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/02/2019

Mengapa penghentian sinyal pll_locked transiver ketika rx_analogreset dinyatakan dalam simulasi perangkat Cyclone® IV GX?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Penghentian sinyal pll_locked transiver saat rx_analogreset ditegaskan selama simulasi perangkat Cyclone® IV GX karena model simulasi yang salah.

Sinyal rx_analogreset transiver salah mengatur ulang MPLL dan menyebabkan sinyal pll_locked untuk dilepas dalam perangkat lunak Quartus® II versi 9.1-SP2.

Patch berikut tersedia untuk memperbaiki masalah ini:

Masalah ini telah diperbaiki di Intel® Quartus® Perangkat Lunak Prime v16.0.

Resolusi

Masalah ini diperbaiki di Perangkat Lunak Quartus Prime 16.0.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.