Anda akan melihat peringatan ini saat menerapkan megafungsi ALTLVDS_RX atau ALTLVDS_TX dengan opsi mode PLL eksternal yang diaktifkan untuk rangkaian perangkat Stratix® III, Stratix IV, Arria® II, HardCopy® III, dan HardCopy IV.
Saat menggunakan SERDES khusus yang tersedia dalam rangkaian perangkat ini, perangkat lunak Quartus® II secara otomatis mengatur clock yang dikompensasi ke clock LVDS /DIFFIOCLK yang digunakan sebagai clock kecepatan tinggi untuk sirkuit SERDES. Meskipun Anda harus mengatur mode operasi PLL ke kompensasi sinkron sumber, saat ini tidak ada opsi dalam megafungsi ALTPLL yang tersedia untuk menentukan clock yang dikompensasi saat menggunakan sirkuit SERDES khusus.
Anda dapat mengabaikan peringatan ini dengan aman. Ini melaporkan clock yang dikompensasi telah diatur dengan benar untuk desain Anda saat menggunakan megafungsi ALTLVDS_RX atau ALTLVDS_TX dengan mode PLL eksternal diaktifkan.
Namun, jika Anda ingin menghindari peringatan ini, Anda dapat mengedit berkas variasi ALTPLL untuk menentukan clock kompensasi.
Untuk VHDL, temukan compensate_clock parameter dalam PETA GENERIK bagian dan masukkan "LVDSCLK".
Untuk Verilog, temukan altpll_component.compensate_clock parameter dalam defparam bagian dan masukkan "LVDSCLK".