Kontroler DMA yang tersedia di SOPC Builder akan digunakan jika komponen sumber atau tujuan menyatakan bahwa waitrequest menyebabkan FIFO di kontroler DMA mencapai status kosong atau penuh. Ada juga masalah yang diketahui ketika DMA melakukan pembacaan dari komponen latensi rendah seperti SSRAM atau memori pada chip. Latensi internal kontroler DMA kadang-kadang lebih besar dari latensi baca komponen yang terhubung ke master baca DMA, menyebabkan throughput transfer mengalami degradasi.
Masalah ini terjadi ketika komponen yang terhubung ke master baca DMA memiliki latensi siklus clock 0-3. Untuk meningkatkan throughput transfer, tingkatkan latensi baca komponen yang terhubung ke master baca DMA. Jika komponen tidak memiliki pengaturan latensi baca, Anda dapat meningkatkan latensi dengan memasukkan bridge pipeline antara master baca DMA dan komponen. Bridge pipeline dapat ditanamkan bersama-sama untuk menambahkan lebih dari satu siklus clock latensi baca pada komponen.
Saat menambahkan pipeline bridge disarankan untuk mengatur alamat bridge slave ke 0x0. Hal ini akan mencegah perubahan ruang alamat sistem Anda. Untuk meningkatkan latensi baca komponen yang terhubung ke tri-state bridge, Anda dapat mengaktifkan pendaftaran tambahan dalam pengaturan tri-state bridge yang meningkatkan latensi baca sebesar satu siklus clock.