ID Artikel: 000084992 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/05/2014

Apakah Altera memberikan spesifikasi waktu naik turun untuk sinyal masukan JTAG TCK, TMS, dan TDI?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Altera® tidak memberikan spesifikasi waktu naik turun untuk sinyal input JTAG TCK, TMS, dan TDI.

Anda dapat merujuk ke Laju Edge Sinyal Input Laporan Resmi Panduan (PDF) untuk panduan lebih lanjut tentang topik ini.

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 38 produk

Cyclone® V GX FPGA
Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Perangkat ASIC HardCopy™ III
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Stratix® FPGA
MAX® V CPLD
Stratix® GX FPGA
Arria® GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Perangkat ASIC HardCopy™ IV GX
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Cyclone® FPGA
MAX® II CPLD
MAX® II Z CPLD
Perangkat ASIC HardCopy™ IV
Cyclone® III LS FPGA
Stratix® IV E FPGA
Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.